Tecnología

Synopsys lanza la primera solución IP completa de la industria para PCI Express 6.0

Synopsys lanza la primera solución IP completa de la industria para PCI Express 6.0
Synopsys, Inc. anunció hoy la primera solución IP completa de la industria para la tecnología PCI Express (PCIe) 6.0 que incluye controlador, PHY e IP de verificación, lo que permite el desarrollo temprano de diseños de sistema en chip (SoC) PCIe 6.0. Construido sobre DesignWare IP para PCIe 5.0 ampliamente implementado y probado en silicio de Synopsys, el nuevo DesignWare IP para PCIe 6.0 es compatible con las últimas características de la especificación estándar, incluida la señalización PAM-4 de 64 GT / s, el modo FLIT y el estado de energía L0p. La solución IP completa de Synopsys aborda los requisitos cambiantes de latencia, ancho de banda y eficiencia energética de los SoC de almacenamiento, inteligencia artificial y computación de alto rendimiento.

Para lograr la latencia más baja con el máximo rendimiento para todos los tamaños de transferencia, DesignWare Controller para PCI Express 6.0 utiliza una arquitectura MultiStream, que ofrece hasta 2 veces el rendimiento de un diseño de flujo único. El controlador, con arquitectura de 1024 bits disponible, permite a los diseñadores lograr un ancho de banda de 64 GT / s x16 mientras cierran el tiempo a 1 GHz. Además, el controlador proporciona un flujo óptimo con múltiples fuentes de datos y en implementaciones de múltiples canales virtuales. Para facilitar el desarrollo acelerado del banco de pruebas con un plan de verificación integrado, secuencias y cobertura funcional, VC Verification IP para PCIe utiliza la arquitectura nativa SystemVerilog / UVM que se puede integrar, configurar y personalizar con un esfuerzo mínimo.

DesignWare PHY IP de Synopsys para PCIe 6.0 proporciona algoritmos DSP adaptativos únicos que optimizan la ecualización analógica y digital para maximizar la eficiencia energética independientemente del canal. El PHY permite un tiempo de inactividad de enlace casi nulo utilizando funciones de diagnóstico con patente pendiente. La arquitectura consciente de la ubicación de DesignWare PHY IP para PCIe 6.0 minimiza la diafonía del paquete y permite una integración SoC densa para enlaces x16. La ruta de datos optimizada con arquitectura basada en ADC logra una latencia ultrabaja.

«Las aplicaciones avanzadas de computación en la nube, almacenamiento y aprendizaje automático están transfiriendo cantidades significativas de datos, lo que requiere que los diseñadores incorporen las últimas interfaces de alta velocidad con latencia mínima para satisfacer las demandas de ancho de banda de estos sistemas», dijo John Koeter, vicepresidente senior de marketing y estrategia de PI en Synopsys. «Con la solución IP DesignWare completa de Synopsys para PCI Express 6.0, las empresas pueden comenzar temprano en sus diseños basados ​​en PCIe 6.0 y aprovechar la experiencia comprobada de Synopsys y el liderazgo establecido en PCI Express para acelerar su camino hacia el éxito del silicio».

«PCI Express es la tecnología de interconexión más amplia y ampliamente adoptada en la historia», dijo Jim Pappas, director de Iniciativas Tecnológicas de Intel. «El último DesignWare IP de Synopsys para PCIe 6.0 es un indicador líder del compromiso continuo de los ecosistemas globales con este importante estándar de la industria y prepara el escenario para el desarrollo y adopción de PCIe Gen 6 en las futuras plataformas Intel».

Disponibilidad y recursos
El controlador DesignWare y el PHY IP para el acceso temprano a PCIe 6.0 están programados para estar disponibles en el tercer trimestre de 2021. La IP de verificación para PCIe 6.0 ya está disponible. Para más información visite DesignWare IP para PCIe 6.0.

Leave a Comment

You may also like